外延(Epitaxy, 簡(jiǎn)稱(chēng)Epi)工藝是指在單晶襯底上生長(cháng)一層跟襯底具有相同晶格排列的單晶材料，外延層可以是同質(zhì)外延層(Si/Si)，也可以是異質(zhì)外延層(SiGe/Si 或SiC/Si等)；同樣實(shí)現外延生長(cháng)也有很多方法，包括分子束外延(MBE)，超高真空化學(xué)氣相沉積(UHV/CVD)，常壓及減壓外延(ATM & RP Epi)等等。本文僅介紹廣泛應用于半導體集成電路生產(chǎn)中襯底為硅材料的硅(Si)和鍺硅(SiGe)外延工藝。
根據生長(cháng)方法可以將外延工藝分為兩大類(lèi)(表1)：全外延(Blanket Epi)和選擇性外延(Selective Epi, 簡(jiǎn)稱(chēng)SEG)。工藝氣體中常用三種含硅氣體源：硅烷(SiH4)，二氯硅烷(SiH2Cl2, 簡(jiǎn)稱(chēng)DCS) 和三氯硅烷(SiHCl3, 簡(jiǎn)稱(chēng)TCS)；某些特殊外延工藝中還要用到含Ge和C的氣體鍺烷(GeH4)和甲基硅烷(SiH3CH3)；選擇性外延工藝中還需要用到刻蝕性氣體氯化氫(HCl)，反應中的載氣一般選用氫氣(H2)。
外延選擇性的實(shí)現一般通過(guò)調節外延沉積和原位(in-situ)刻蝕的相對速率大小來(lái)實(shí)現，所用氣體一般為含氯(Cl)的硅源氣體DCS，利用反應中Cl原子在硅表面的吸附小于氧化物或者氮化物來(lái)實(shí)現外延生長(cháng)的選擇性；由于SiH4不含Cl原子而且活化能低，一般僅應用于低溫全外延工藝；而另外一種常用硅源TCS蒸氣壓低，在常溫下呈液態(tài)，需要通過(guò)H2鼓泡來(lái)導入反應腔，但價(jià)格相對便宜，常利用其快速的生長(cháng)率（可達到5 um/min）來(lái)生長(cháng)比較厚的硅外延層，這在硅外延片生產(chǎn)中得到了廣泛的應用。IV族元素中Ge的晶格常數(5.646A與Si的晶格常數(5.431A差別最小，這使得SiGe與Si工藝易集成。在單晶Si中引入Ge形成的SiGe單晶層可以降低帶隙寬度，增大晶體管的特征截止頻率fT(cut-off frequency)，這使得它在無(wú)線(xiàn)及光通信高頻器件方面應用十分廣泛；另外在先進(jìn)的CMOS集成電路工藝中還會(huì )利用Ge跟Si的晶格常數失配(4%)引入的晶格應力來(lái)提高電子或者空穴的遷移率(mobility)，從而增大器件的工作飽和電流以及響應速度，這正成為各國半導體集成電路工藝研究中的熱點(diǎn)。由于本征硅的導電性能很差，其電阻率一般在200ohm-cm以上，通常在外延生長(cháng)的同時(shí)還需要摻入雜質(zhì)氣體(dopant)來(lái)滿(mǎn)足一定的器件電學(xué)性能。雜質(zhì)氣體可以分為N型和P型兩類(lèi)：常用N型雜質(zhì)氣體包括磷烷(PH3)和砷烷(AsH3)，而P型則主要是硼烷(B2H6)。
硅及鍺硅外延工藝在現代集成電路制造中應用十分廣泛，概括起來(lái)主要包括：
1．硅襯底外延：硅片制造中為了提高硅片的品質(zhì)通常在硅片上外延一層純凈度更高的本征硅；或者在高攙雜硅襯底上生長(cháng)外延層以防止器件的閂鎖（latch up）效應。
2．異質(zhì)結雙極晶體管（Hetero-junction Bipolar Transistor,簡(jiǎn)稱(chēng)HBT)基區(base)異質(zhì)結SiGe外延(圖1)：其原理是在基區摻入Ge組分，通過(guò)減小能帶寬度,從而使基區少子從發(fā)射區到基區跨越的勢壘高度降低，從而提高發(fā)射效率γ, 因而，很大程度上提高了電流放大系數β。在滿(mǎn)足一定的放大系數的前提下，基區可以重摻雜，并且可以做得較薄，這樣就減少了載流子的基區渡越時(shí)間，從而提高器件的截止頻率fT (Cut-Off Frequency)，這正是異質(zhì)結在超高速，超高頻器件中的優(yōu)勢所在。
3．CMOS源(source)漏(drain)區選擇性Si/SiGe外延：進(jìn)入90nm工藝時(shí)代后，隨著(zhù)集成電路器件尺寸的大幅度減小，源漏極的結深越來(lái)越淺，需要采用選擇性外延技術(shù) (SEG)以增厚源漏極(elevated source/drain)來(lái)作為后續硅化(silicide)反應的犧牲層(sacrificial layer) (圖2)，從而降低串聯(lián)電阻，有報道稱(chēng)這項技術(shù)導致了飽和電流(Idsat)有15％的增加。
而對于正在研發(fā)中的65/45nm技術(shù)工藝，有人采用對PMOS源漏極刻蝕后外延SiGe層來(lái)引入對溝道的壓應力(compressive stress) (圖3)，以提高空穴(hole)的遷移率(mobility)，據報道稱(chēng)實(shí)現了飽和電流(Idsat)35％的增加。
應變硅(strain silicon)外延：在松弛(relaxed)的SiGe層上面外延一層單晶Si，由于Si跟SiGe晶格常數失配而導致Si單晶層受到下面SiGe層的拉伸應力(tensile stress)而使得電子的遷移率(mobility)得到提升(圖4)，這就使得NMOS在保持器件尺寸不變的情況下飽和電流(Idsat)得到增大，而Idsat的增大意味著(zhù)器件響應速度的提高，這項技術(shù)正成為各國研究熱點(diǎn)。